网站建设公司中企动力推荐/seo搜索引擎优化试题

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杭州电子科技大学计算机学院

实验报告

课程名称：计算机组成原理

姓

名：

实验项目：多功能

ALU设计实验

班

级：

指导教师：

学

号：

实验位置：

日

期：2015年4月29日

实验目的

实验环境

1)学习多功能ALU的工作原理，掌握运算器的设计方法。2)掌握运用VerilogHDL进行行为描述与建模的技巧和方法。

XilinxISEDesignSuite13.4

1)创建工程，编写ALU模块代码。2)编写对A、B数据进行选择的模块代码。3)编写选择输出数据模块代码。4)设置顶层文件，并将三个模块代码导入。实验(5)设置输入信号，进行软件仿真并记录仿真波形。

内容

(6)

生成BIT文件并下载入

FPGA中，进行硬件测试。

(算

(7)

记录测试结果。

法、程序、步骤和方法)

1)ALU模块代码，利用三八译码器，将我们将要操作的对象，进行分别的处理。moduleALU_TOP(A,B,F,ZF,OF,ALU_OP);input[31:0]A,B;input[2:0]ALU_OP;outputZF,OF;output[31:0]F;reg[31:0]F;regZF,OF;reg[5:0]i;regC;reg[32:0]CF;

always@(ALU_OPorAorB)

(接

begin

上)实验内容

case(ALU_OP)

(算

3'b000:beginCF=A&B;end

法、

3'b001:beginCF=A|B;end

程

3'b010:beginCF=A^B;end

序、

3'b011:beginCF=A~^B;end

步骤

3'b100:beginCF=A+B;end

和方

3'b101:beginCF=A-B;end

法)

3'b110:beginCF=(A

F[31:0]=CF[31:0];C=CF[32];ZF=0;for(i=0;i<32;i=i+1)ZF=ZF|F[i];ZF=~ZF;

OF=A[31]^B[31]^F[31]^C;

endendmodule

(2)

输入数据选择模块代码

,根据实验指导书上的对于

32位数据的处理方

式。

moduleChoice(AB_SW,A,B);input[2:0]AB_SW;output[31:0]A,B;reg[31:0]A,B;wire[2:0]AB_SW;always@(*)begincase(AB_SW)3'b000:beginA=32'h0000_0000;B=32'h0000_0000;end3'b001:beginA=32'h0000_0003;B=32'h0000_0607;end3'b010:beginA=32'h8000_0000;B=32'h8000_0000;end3'b011:beginA=32'h7FFF_FFFF;B=32'h7FFF_FFFF;end3'b100:beginA=32'hFFFF_FFFF;B=32'hFFFF_FFFF;end3'b101:beginA=32'h8000_0000;B=32'hFFFF_FFFF;end3'b110:beginA=32'hFFFF_FFFF;B=32'h8000_0000;end3'b111:beginA=32'h1234_5678;B=32'h3333_2222;enddefault:beginA=32'h9ABC_DEF0;B=32'h1111_2222;endendcaseendendmodule

(3)

输出数据选择模块代码，根据实验指导书上的对于式。

32位数据的处理方

moduleCLED(F_LED_SW,LED,F,ZF,OF);input[31:0]F;inputZF,OF;input[2:0]F_LED_SW;output[7:0]LED;reg[7:0]LED;wire[31:0]F;wire[2:0]F_LED_SW;wireZF,OF;always@(*)begincase(F_LED_SW)

3'b000:LED=F[7:0];3'b001:LED=F[15:8];3'b010:LED=F[23:16];3'b011:LED=F[31:24];default:beginLED[7]=ZF;LED[0]=OF;LED[6:1]=6'b0;endendcaseendendmodule(4)顶层设计模块代码：moduleALU(AB_SW,ALU_OP,F_L